0411311 20240103182317.420060210235959.9 963-9364-48-7 Sopron University of West Hungary 2005 8 s. 129-136TakáchG.HlawiczkaA.SzirajJ. FPGA dynamic reconfiguration cav_un_auth*0202591 Bartosinski Roman UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0101077 Daněk Martin UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0108102 Honzík Petr UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0101159 Matoušek Rudolf UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. 09G 09H IST-2001-34016 Commission EC XE cav_un_auth*0200683 1M0567 GA MŠk cav_un_auth*0202350 CEZ:AV0Z10750506 This paper discusses architectural issues arising from the use of dynamic reconfiguration and shows a possible use of dynamic reconfiguration to extend and accelerate a computation performed in system-on-a-chip designs with microprocessors with fixed instruction sets. Further a sample application is discussed that uses a dynamically reconfigurable FPGA to implement different floating-point calculations in hardware, reconfigured as required by the execution of the user code. Text ukazuje možnosti dynamické rekonfigurace na SoC paltformách založených na FPGA využívajících procesor s pevnou instrukční sadou. Dále je popsán příklad koprocesoru pro FP matematické operace a jeho implementace na dvě komerčně dostupné platformy. Atmel FPSLIC a Xilinx Virtex2. V poslední části je provedeno porovnání obou platforem z několika hledisek vztahujících se k dynamické rekonfiguraci. cav_un_auth*0213173 IEEE Design and Diagnostics of Electronic Circuits nad Systems Workshop (DDECS 2005) /8./ Sopron HU 13.04.2005-16.04.2005 JC 2006 ZS http://hdl.handle.net/11104/0131394 UTIA-B 20050039 2005 2005 Sopron University of West Hungary 963-9364-48-7 Proceedings of the 8th IEEE Workshop on Designs and Diagnostics of Electronic Circuits nad Systems 129 136 Takách G. 340 Hlawiczka A. 340 Sziraj J. 340