0411313 20240103182317.720060210235959.9 963-9364-48-7 Sopron University of West Hungary 2005 4 s. 228-231TakáchG.HlawiczkaA.SzirayJ. concurrent error detection FPGA ED codes cav_un_auth*0202863 Kafka Leoš UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0213175 Kubalík P. CZ cav_un_auth*0213176 Kubátová H. CZ cav_un_auth*0045825 Novák O. CZ 09G 09H GA102/04/2137 GA ČR cav_un_auth*0004198 CEZ:AV0Z10750506 This work supports the design process of CED circuits implemented in FPGAs. We propose a new fault classification. We can summarize that our classification leads to a more accurate evaluation of the fault coverage, and we can determine whether the tested circuit satisfies the FS and ST properties. We can also evaluate how many considered faults violate the FS and ST property. Článek se zabývá novou klasifikací poruch vhodnou pro samočinně kontrolované obvody. Poruchy jsou rozděleny podle jejich vlivu na bezpečnost proti poruchám a samočinnou kontrolu obvodu, a tak, na rozdíl od běžné klasifikace poruch, umožňuje přesněji vyhodnotit vlastnosti obvodu. cav_un_auth*0213177 IEEE Design and Diagnostics of Electronics Circuits and Systems Workshop /8./ Sopron HU 13.04.2005-16.04.2005 JC 2006 ZS http://hdl.handle.net/11104/0131396 UTIA-B 20050041 2005 2005 Sopron University of West Hungary 963-9364-48-7 Proceedings of the 8th IEEE Workshop on Design and Diagnostics of Electronics Circuits and Systems 228 231 Takách G. 340 Hlawiczka A. 340 Sziray J. 340