0411372 20240103182322.320060210235959.9 90-382-0802-2 Ghent HiPEAC Network of Excellence 2005 4 s. 35-38BosschereK. dynamic reconfiguration FPGA HW/SW codesign cav_un_auth*0202591 Bartosinski Roman UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0101077 Daněk Martin UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0108102 Honzík Petr UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0101159 Matoušek Rudolf UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. 09G 09H 1M0567 GA MŠk cav_un_auth*0202350 IST-2001-34016 Commission EC XE cav_un_auth*0200683 CEZ:AV0Z10750506 This paper discusses architectural issues arising from the use of dynamic reconfiguration and shows a possible use of dynamic reconfiguration to extend and accelerate a computation performed in system-on-a-chip designs with microprocessors with fixed instruction sets. Further a sample application is discussed that uses a dynamically reconfigurable FPGA to implement different floating-point calculations in HW, reconfigured as required by the execution of the user code. Text popisuje případ užití dynamické rekonfigurace na FPGA obvodech, ukazuje možnosti jejího využití a akcelerace výpočetního výkonu na SoC návrzích s mikroprocesorem v pevné řádové čárce. Popisovaný příklad ukazuje využití dynamické rekonfugurace jako HW akcelerátoru (výpočty v pohyblivé řádové čárce) implementovaného v FPGA a rekonfurovatelného na požadavek uživatele. Implementace je uvažována pro dva komerčně dostupné FPGA obvody, Xilinx Virtex2 a Atmel FPSLIC. cav_un_auth*0213219 ACACES 2005. L'Aquila IT 26.07.2005 JC 2006 ZS http://hdl.handle.net/11104/0131454 UTIA-B 20050102 2005 2005 Ghent HiPEAC Network of Excellence 90-382-0802-2 ACACES 2005. Advanced Computer Architecture and Compilation for Embedded Systems 35 38 Bosschere K. 340