0411459 20240103182329.220060210235959.9 80-01-03201-9 Praha ČVUT 2005 2 s. 258-259ŘíhaB. FPGA VHDL Synplify Pro cav_un_auth*0202863 Kafka Leoš UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0101159 Matoušek Rudolf UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. 09G 09H 102/04/2137 GA ČR cav_un_auth*0213272 IST-2001-34016 Commission EC BE cav_un_auth*0200683 CEZ:AV0Z10750506 This paper deals with an improvement of design timing characteristics by modification at the high abstraction level of the system description. Some synthesis tools such as Synplify Pro provide timing optimizations, called pipelining and retiming. These techniques help the designer unify delay slacks at different inputs, which results in higher system clock frequencies of the produced circuit. Článek se zabývá zlepšením časování obvodu pomocí úprav na vyšší úrovni popisu obvodu. Některé nástroje pro syntézu umožňují zlepšení časování, ale tyto techniky nejsou dostupné pro všechny architektury, například pro Atmel FPSLIC. Modifikace na úrovni HDL je nezávislá na použité architektuře a je tak jednou z možností, jak provést zlepšení časování i pro tyto architektury. cav_un_auth*0213271 Annual University-Wide Seminar. WORKSHOP 2005 /13./ Praha CZ 21.03.2005-25.03.2005 JC 2006 ZS http://hdl.handle.net/11104/0131540 UTIA-B 20050189 2005 2005 Praha ČVUT 80-01-03201-9 Proceedings of Workshop 2005 258 259 Říha B. 340