0411508 20240111140636.620060210235959.9 0-7803-9334-1 7 s. CD-ROM 1-60-7803-9333-3AthensIEEE2005 CMA FPGA logarithmic arithmetic cyclic scheduling cav_un_auth*0101105 Heřmánek Antonín UTIA-B Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0101190 Schier Jan UTIA-B Department of Image Processing Ústav teorie informace a automatizace AV ČR, v. v. i. cav_un_auth*0202761 Šůcha P. CZ cav_un_auth*0202762 Hanzálek Z. CZ 132 kB 09J 090 1ET300750402 GA AV ČR cav_un_auth*0001795 1M0567 GA MŠk cav_un_auth*0202350 CEZ:AV0Z10750506 Optimization of an FPGA implementation of iterative algorithms with nested loops is treated, using Integer Linear Programming. An example of the FI-CMA blind equalization algorithm is considered, using limited (and small) number of arithmetic units with non-zero latency. The optimization is based on cyclic scheduling with precedence delays for distinct dedicated processors. An optimally scheduled abstract model is constructed, modeling imperfectly nested loops. V článku je diskutována optimalizace FPGA implementace iterativních algoritmů s vnořenými smyčkami pomocí celočíselného lineárního programování. Metoda je demonstrována na příkladu FI-CMA algoritmu pro ekvalizaci naslepo, s použitím omezeného (a malého) počtu aritmetických jednotek s nenulovou latencí. Optimalizace využívá cyklického rozvrhování s precedenčními zpožděními jednotlivých dedikovaných procesorů. Takto je vytvořen optimálně rozvržený abstraktní model, modelující nedokonale vnořené smyčky. cav_un_auth*0213310 SiPS 2005. IEEE Workshop on Signal Processing Systems Athens GR 02.11.2005-04.11.2005 BD 2010 ZS http://hdl.handle.net/11104/0131588 2005 0-7803-9334-1 132 kB Proceedings of the IEEE Workshop on Signal Processing Systems. SiPS 2005 0-7803-9333-3 1 6 Athens IEEE 2005