bibtype	C - Conference Paper (international conference)
ARLID	0040204
utime	20240103182633.9
mtime	20060831235959.9
title (primary) (eng)	Design and verification methodology for reconfigurable designs in Atmel FPSLIC
specification	page_count 2 s.
serial	ARLID cav_un_epca*0076660 ISBN 1-4244-0184-4 title Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits adn Systems page_num 79-80 publisher place Prague name Czech Technical University year 2006 editor name1 Reorda name2 M. S. editor name1 Novák name2 O. editor name1 Straube name2 B.
title (cze)	Metody návrhu a verifikace pro rekonfigurovatelné návrhy v obvodu Atmel FPSLIC
keyword	FPGA
keyword	dynamic reconfiguration
keyword	FPSLIC
keyword	floating-point IP cores
keyword	design flow
author (primary)	ARLID cav_un_auth*0101120 name1 Kadlec name2 Jiří institution UTIA-B full_dept Department of Signal Processing fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0101077 name1 Daněk name2 Martin institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
COSATI	09G
COSATI	09H
cas_special	project project_id GA102/04/2137 agency GA ČR ARLID cav_un_auth*0004198 project project_id 027611 agency EC country XE agency EC ARLID cav_un_auth*0225974 project project_id IST-2001-34016 agency Commission EC country XE ARLID cav_un_auth*0200683 research CEZ:AV0Z10750506 abstract (eng) This paper describes a methodology and design flow for designs with dynamic reconfiguration in the DSP and control domain. The described design flow starts with a description an Matlab/Simulink that is converted to Handel-C and then compiled through VHDL to EDIF, and finally to FPGA configuration. The methodology and design flow are demonstrated on implementation examples with simple floating-point IP cores targetting the Atmel AT94K FPSLIC device. abstract (cze) Částečná dynamická rekonfigurace umožňuje zvyšovat funkční hustotu návrhu, což ale vede ke složitějším metodám návrhu. Tento článek popisuje metodologii a návrhový postup pro rekonfigurovatelná zapojení z oblasti zpracování signálů a řídící techniky. Popisovaný postup začíná popisem v prostředí Matlab/Simulink, který je převeden do Handel-C a pak přeložen do VHDL a EDIFu a konfigurační informace pro FPGA obvody. Postup je předveden na příkladech. action ARLID cav_un_auth*0215912 name DDECS 2006. IEEE Design and Diagnostics of Electronic Circuits and Systems place Prague dates 18.04.2006-21.04.2006 country CZ reportyear 2007 RIV JC permalink http://hdl.handle.net/11104/0134004 arlyear 2006 mrcbU63 cav_un_epca*0076660 Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits adn Systems 1-4244-0184-4 79 80 Prague Czech Technical University 2006 mrcbU67 Reorda M. S. 340 mrcbU67 Novák O. 340 mrcbU67 Straube B. 340