bibtype	C - Conference Paper (international conference)
ARLID	0041103
utime	20240103182729.1
mtime	20060913235959.9
title (primary) (eng)	Efficient Floating-Point Implementation of High-Order (N)LMS Adaptive Filters in FPGA
specification	page_count 6 s.
serial	ARLID cav_un_epca*0076771 ISBN 3-540-36708-X ISSN 0302-9743 title Reconfigurable Computing: Architecures and Applications. Proceedings of the Second International Workshop ARC page_num 311-316 publisher place Berlin name Springer year 2006 editor name1 Bertels name2 K. editor name1 Cardoso name2 J. M. P. editor name1 Vassiliadis name2 S.
title (cze)	Efektivní implementace (N)LMS filtrů s vysokým řádem v plovoucí řádové čárce na FPGA
keyword	DSP
keyword	adaptive filter
keyword	logarithmic arithmetic
keyword	FPGA
author (primary)	ARLID cav_un_auth*0101213 name1 Tichý name2 Milan institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0101190 name1 Schier name2 Jan institution UTIA-B full_dept Department of Image Processing fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0216190 name1 Gregg name2 D. country IE
COSATI	09G
COSATI	09H
cas_special	project project_id MEIF-CT-2003-502085 agency FP6 EU country BE project project_id 1M0567 agency GA MŠk ARLID cav_un_auth*0202350 research CEZ:AV0Z10750506 abstract (eng) Adaptive filters are used in many applications of digital signal processing. This paper deals with floating-point-like implementation of LMS and NLMS algorithms using FPGA hardware. We present an optimized cores for both algorithms, built using logarithmic arithmetic. The cores can be clocked at more than 80 MHz on the Xilinx XC2V1000-4 FPGA performing 295 MFLOPS. They can be used to implement adaptive filters of orders 20 to 1022 with a sampling rate exceeding 70 kHz. abstract (cze) Adaptivní filtry se používají v mnoha oblastech číslicového zpracování signálů. Článek se zabývá implementací LMS a NLMS algoritmů v plovoucí řádové čárce s použitím FPGA. Představuje optimalizovaná hardwarová makra pro oba algoritmy, využívající logaritmickou aritmetiku. Makra jsou schopna pracovat na taktovací frekvenci 80 MHz na čipu Xilinx XC2V1000-4, což představuje výkon 295 MFLOPS. Lze je použít k implementaci filtrů řádu 20 až 1022 pracujících se vzorkovací frekvencí přesahující 70 kHz. action ARLID cav_un_auth*0216568 name The Second International Workshop on Reconfigurable Computing ARC 2006 place Delft dates 01.03.2006-03.03.2006 country NL reportyear 2007 RIV JC permalink http://hdl.handle.net/11104/0134679 arlyear 2006 mrcbU63 cav_un_epca*0076771 Reconfigurable Computing: Architecures and Applications. Proceedings of the Second International Workshop ARC 3-540-36708-X 0302-9743 311 316 Berlin Springer 2006 mrcbU67 Bertels K. 340 mrcbU67 Cardoso J. M. P. 340 mrcbU67 Vassiliadis S. 340