bibtype	C - Conference Paper (international conference)
ARLID	0075993
utime	20240111140645.8
mtime	20070206235959.9
title (primary) (eng)	Efficient FPGA Implementation of Equalizer for Finite Interval Constant Modulus Algorithm
specification	page_count 10 s. media_type CD-ROM
serial	ARLID cav_un_epca*0078249 ISBN 1-4244-0777-X title IEEE Symposium on Industrial Embedded Systems - IES 2006, Proceedings of page_num 1-10 publisher place Lyon name CNRS-ENS year 2006
title (cze)	Efektivní FPGA implementace FI-CMA ekvalizéru
keyword	high-level synthesis
keyword	cyclic scheduling
keyword	iterative algorithms
keyword	imperfectly nested loops
keyword	integer linear programming
keyword	FPGA
keyword	control
author (primary)	ARLID cav_un_auth*0202761 name1 Šůcha name2 P. country CZ
author	ARLID cav_un_auth*0202762 name1 Hanzálek name2 Z. country CZ
author	ARLID cav_un_auth*0101105 name1 Heřmánek name2 Antonín institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0101190 name1 Schier name2 Jan institution UTIA-B full_dept Department of Image Processing fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
source	source_type textový dokument
COSATI	09
COSATI	09J
cas_special	project project_id 1ET300750402 agency GA AV ČR country CZ ARLID cav_un_auth*0001795 project project_id 1ET400750406 agency GA AV ČR country CZ ARLID cav_un_auth*0001796 project project_id 1M0567 agency GA MŠk country CZ ARLID cav_un_auth*0202350 research CEZ:AV0Z10750506 abstract (eng) This paper deals with the optimization of iterative algorithms with matrix operations or nested loops for hardware implementation in FPGA, using Integer Linear Programming (ILP). The method is demonstrated on an implementation of the FI-CMA. We used two pipelined arithmetic libraries based on the logarithmic number system or the IEEE floating-point number system. Traditional approaches to the scheduling of nested loops lead to a relatively large code, which is unsuitable for FPGA implementation. This paper presents a new high-level synthesis methodology, which models both, iterative loops and imperfectly nested loops, by means of the system of linear inequalities. Moreover, memory access is considered as an additional resource constraint. Since the solutions of ILP formulated problems are known to be computationally intensive, important part of the article is devoted to the reduction of the problem size. abstract (cze) Příspěvek presentuje metodu optimalizace iterativních algoritmů s maticovými operacemi nebo s vnořenými smyčkami a její použití pro implementaci těchto algoritmů na FPGA. Metoda je demonstrována na implementaci FI-CMA ekvalizéru. V práci byli použity dvě pipelinované aritmetické knihovny pro práci s necelými čísli: logaritmická aritmetika a standardní IEEE floating pointová aritmetika. Tradiční metody optimalizace vnořených smyček vedou ke kódu, který není vhodný pro implementaci na FPGA. Tento příspěvek presentuje novou metodologii syntézy vyšší úrovně, která je schopna modelovat obecné vnořené smyčky pomocí systému nerovností. Navíc, počet přístupů do paměti je uvažována jako přádavné omezující kritérium. Článek se také zabývá snížením výpočetní náročnosti ILP problému. action ARLID cav_un_auth*0225280 name IEEE Symposium on Industrial Embedded Systems - IES 2006 place Antibes Juan-Les-Pins dates 18.10.2006-20.10.2006 country FR reportyear 2007 RIV JA permalink http://hdl.handle.net/11104/0143207 arlyear 2006 mrcbU56 textový dokument mrcbU63 cav_un_epca*0078249 IEEE Symposium on Industrial Embedded Systems - IES 2006, Proceedings of 1-4244-0777-X 1 10 Lyon CNRS-ENS 2006