bibtype	C - Conference Paper (international conference)
ARLID	0306846
utime	20240103185924.4
mtime	20080422235959.9
title (primary) (eng)	Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs
specification	page_count 4 s.
serial	ARLID cav_un_epca*0306845 ISBN 978-1-4244-2276-0 title Proceedings 2008 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems part_title CFP08DDE-PRT page_num 178-181 publisher place Piscataway name IEEE year 2008 editor name1 Straube name2 Bernd editor name1 Drutarovský name2 Miloš editor name1 Renovell name2 Michel editor name1 Gramata name2 Peter editor name1 Fischerová name2 Mária
title (cze)	Analýza možností použití částečné dynamické rekonfigurace v emulátoru poruch v FPGA Xilinx
keyword	FPGA
keyword	partial runtime reconfiguration
keyword	fault emulation
author (primary)	ARLID cav_un_auth*0202863 name1 Kafka name2 Leoš institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
cas_special	project project_id 1QS108040510 agency GA AV ČR country CZ ARLID cav_un_auth*0202864 research CEZ:AV0Z10750506 abstract (eng) This paper analyses applicability of partial runtime reconfiguration (PRR) in fault emulators based on FPGAs of Xilinx Virtex family. PRR is used for loading emulator modules and for injecting faults into the emulated circuit. Since the time of reconfiguration may have significant impact on its usability, this paper deals with this issue. The goal was to accelerate PRR and to evaluate the time needed for fault injection by PRR on these FPGAs. Experimental results show that we have achieved up to eight times faster reconfiguration compared to the original Xilinx method, and fault injection time about 77us per one emulated fault. abstract (cze) Tento článek se zabývá možnostmi využití částečné dynamické rekonfigurace v emulátoru poruch v FPGA Xilinx Virtex. Částečná dynamická rekonfigurace je použita pro nahrávání modulů emulátoru do FPGA a pro vkládání poruch. Využitelnost dynamické rekonfigurace velmi závisí na době rekonfigurace, a proto se tento článek zabývá také urychlením rekonfigurace a vyhodnocením času potřebného pro vložení jedné poruchy. Navrhovaná metoda rekonfigurace byla až 8x rychlejší než původní metoda. Naměřená doba vložení jedné poruchy byla 77us. action ARLID cav_un_auth*0239071 name IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. DDECS 2008 /11./ place Bratislava dates 16.04.2008-18.04.2008 country SK reportyear 2008 RIV JC permalink http://hdl.handle.net/11104/0159755 arlyear 2008 mrcbU63 cav_un_epca*0306845 Proceedings 2008 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems 978-1-4244-2276-0 178 181 Piscataway IEEE 2008 CFP08DDE-PRT mrcbU67 Straube Bernd 340 mrcbU67 Drutarovský Miloš 340 mrcbU67 Renovell Michel 340 mrcbU67 Gramata Peter 340 mrcbU67 Fischerová Mária 340