bibtype	C - Conference Paper (international conference)
ARLID	0411372
utime	20240103182322.3
mtime	20060210235959.9
ISBN	90-382-0802-2
title (primary) (eng)	Dynamic reconfiguration in FPGA-based SoC designs
publisher	place Ghent name HiPEAC Network of Excellence pub_time 2005
specification	page_count 4 s.
serial	title ACACES 2005. Advanced Computer Architecture and Compilation for Embedded Systems page_num 35-38 editor name1 Bosschere name2 K.
title (cze)	Dynamická rekonfigurace v SoC návrhu s obvody FPGA. Dynamická rekonfigurace v SoC návrhu s obvody FPGA
keyword	dynamic reconfiguration
keyword	FPGA
keyword	HW/SW codesign
author (primary)	ARLID cav_un_auth*0202591 name1 Bartosinski name2 Roman institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0101077 name1 Daněk name2 Martin institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0108102 name1 Honzík name2 Petr institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
author	ARLID cav_un_auth*0101159 name1 Matoušek name2 Rudolf institution UTIA-B fullinstit Ústav teorie informace a automatizace AV ČR, v. v. i.
COSATI	09G
COSATI	09H
cas_special	project project_id 1M0567 agency GA MŠk ARLID cav_un_auth*0202350 project project_id IST-2001-34016 agency Commission EC country XE ARLID cav_un_auth*0200683 research CEZ:AV0Z10750506 abstract (eng) This paper discusses architectural issues arising from the use of dynamic reconfiguration and shows a possible use of dynamic reconfiguration to extend and accelerate a computation performed in system-on-a-chip designs with microprocessors with fixed instruction sets. Further a sample application is discussed that uses a dynamically reconfigurable FPGA to implement different floating-point calculations in HW, reconfigured as required by the execution of the user code. abstract (cze) Text popisuje případ užití dynamické rekonfigurace na FPGA obvodech, ukazuje možnosti jejího využití a akcelerace výpočetního výkonu na SoC návrzích s mikroprocesorem v pevné řádové čárce. Popisovaný příklad ukazuje využití dynamické rekonfugurace jako HW akcelerátoru (výpočty v pohyblivé řádové čárce) implementovaného v FPGA a rekonfurovatelného na požadavek uživatele. Implementace je uvažována pro dva komerčně dostupné FPGA obvody, Xilinx Virtex2 a Atmel FPSLIC. action ARLID cav_un_auth*0213219 name ACACES 2005. place L'Aquila country IT dates 26.07.2005 RIV JC reportyear 2006 department ZS permalink http://hdl.handle.net/11104/0131454 ID_orig UTIA-B 20050102 arlyear 2005 mrcbU10 2005 mrcbU10 Ghent HiPEAC Network of Excellence mrcbU12 90-382-0802-2 mrcbU63 ACACES 2005. Advanced Computer Architecture and Compilation for Embedded Systems 35 38 mrcbU67 Bosschere K. 340